QDRーSRAM

Quartusでcontrollerを生成。

簡単なテストをSimulationするためのコードも生成されたので、動かしてみた。生成されたコードがvhdl,qdr-sramモデルがverilogだったので、freeのmodelsimでは扱えず、、、、

Cypressから、vhdlをもってきてsimulationは走り出したけれど、挙動がおかしい。

どうも一部のコードがsimulation時に読み込まれてない。。。

むむぅ